Synopsys uMCTL2

Synopsys выпускает улучшенную версию DesignWare Universal DDR Memory Controller (uMCTL2). Временные задержки улучшенной версии на 30% меньше, а пропускная способность на 15% выше, чем у предыдущего поколения контроллера.
uMCTL2 представляет собой все тот же контроллер памяти предыдущего поколения с эвристической архитектурой, приобретенной вместе с Virage Logic. Улучшенная версия DesignWare Universal DDR Memory Controller с однопортовой конфигурацией будет доступна в следующем месяце.

Synopsys-uMCTL

Характеристики Synopsys Enhanced uMCTL:

  • До 30 процентов уменьшение временных задержек
  • До 15 процентов большая пропускная способность
  • Сортировка по приоритету и конфигурируемый предварительный просмотр
  • Уменьшение задержек обходом планировщика
  • Позволяет непосредственный доступ к памяти DRAM
  • Интеллектуальное планирование позволяет максимизировать пропускную способность путем присвоения приоритета асинхронным транзакциям с DRAM
  • DFI 2.1-совместимый интерфейс для DDR PHY
  • Производительность памяти до 2133 Mbps
  • Поддержка стандартов DDR3, DDR2, LPDDR and LPDDR2 SDRAM
  • В сочетании с Synopsys DesignWare DDR PHY — комплексное DDR-решение от одного производителя
  • Supports soldered on DRAM or DIMM DDR subsystems
  • Поддержка до 4 рядов DRAM
  • Предоставление хоста для легкой интеграции с внешним устройством или стандартными шинами
  • Эффективная реализация DDR-протокола использует асинхронные транзакции для увеличения пропускной способности, гарантируя согласованность данных
  • Программируемая инициализация памяти
  • Дополнительный ECC-модуль поддерживает коррекцию одиночных ошибок (SEC) и обнаружение двойных ошибок (DED)
  • Поддержка механизма RMW (Read Modify Write)
  • Интерфейс APB для программно доступных регистров
  • Предоставляет метод для тестирования больших участков памяти

Synopsys

Похожий бред:

  • Этот псто слишком уникален

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *

Protected by WP Anti Spam